Схемотехника ЭВМ

ФГОУ  ВПО «КГТУ»

Кафедра систем управления и вычислительной техники 
 
 
 

Курсовой проект допущен к защите,       Руководитель:        доцент, к.т.н.       Васькин Владимир Ильич            Подпись: ____________       Дата: _______________

Курсовой  проект защищен с оценкой: _________  доцент, к.т.н. Васькин Владимир Ильич          Подпись:____________     Дата: _______________

 
 
 
 
 
 
 

Курсовой проект по дисциплине

«Схемотехника ЭВМ» 
 

№ зачетной книжки – 07211 
 
 
 
 

Работу проверил:        доцент, к.т.н.       Васькин Владимир Ильич          Подпись: ____________       Дата: _______________

Работу выполнил:      студент группы 07-ВС     Киреев  Дмитрий        Подпись:____________     Дата: _______________

 
 
 
 

Калининград

2011 г.

Содержание

Задание на проектирование…………………………………………………	3
Реферат……………………………………………………………………….	4
Проектирование  сумматоров на потенциальных элементах……………...	5
Полный  одноразрядный сумматор………………………………………….	5
Комбинационный  двоично-десятичный сумматор………………………..	7
Одноразрядный накапливающий сумматор………………………………..	10
Одноразрядный комбинационно-накапливающий сумматор…………….	10
Проектирование  управляющего автомата………………………………….	11
Список  литературы…………………………………………………………..	20

 

 

Задание на проектирование

Задание, выполняемое в курсовом проекте:

1. Построить операторные формы функций, реализуемых одноразрядным полным сумматором на элементах И-НЕ. Оценить быстродействие и сложность (в числе элементов и по Квайну) полученных схем.
2. Построить и зарисовать схему одного разряда двоично-десятичного сумматора и цифровую диаграмму состояний его выходов. Используемый ДДК – 7, 4, 2, 1 (последняя цифра зачетной книжки – 11).
3. Построить схемы преобразователей заданного ДДК в аддитивный ДДК.
4. Применительно к имеющимся триггерам и логическим элементам построить и зарисовать схемы одноразрядных накапливающего и комбинационно-накапливающего сумматоров.
5. Составить содержательный микроалгоритм вычисления функции D на операционном устройстве (приложение – рис. 1). Две младшие цифры зачетной книжки – 11, следовательно α₅=0, α₄=1, α₃=0, α₂=1, α₁=1.

 

α5	α4	Функция	α3	α2	Триггер	α1	Тип автомата
0	1	D = A·(B-1)+0,5· С	0	1	Т	1	Мура

 

6. В соответствии с микроалгоритмом и функциональной схемой АЛУ (приложение – рис. 1) построить управляющий автомат для случая выполнения микроопераций в синхронном режиме.
7. Построить временную диаграмму работы автомата для комбинации значений логических условий.
8. Проиллюстрировать примером вычисление результата D для одного произвольного набора значений операндов А, В и С.

 

Реферат

     Пояснительная записка к курсовой работе имеет  объем 30 листов, содержит 5 иллюстраций,  9 таблиц, приложение из 10 листов, включающее функциональные схемы и спецификации комбинационного двоично-десятичного сумматора, управляющего автомата, одноразрядного накапливающего сумматора, одноразрядного комбинационно-накапливающего сумматора, полного одноразрядного сумматора.

     При выполнении курсовой работы использовались справочные материалы,  указанные в списке литературы.

     Краткое описание процесса решения  задачи:

     В данном курсовом проекте рассматривается  процесс проектирования устройства управления и основных узлов арифметико-логического  устройства (сумматоров). Устройство управления проектируется как микропрограммный автомат.

     Список  условных сокращений:

АЛУ – арифметико-логическое устройство;

УУ – устройство управления;

ЛЭ – логический элемент;

МС – микросхема;

ДДС – двоично-десятичный сумматор;

ДДК – двоично-десятичный код;

МПА – микропрограммный автомат.

     Список  иллюстраций:

Рис. 2.1 – Функциональная схема АЛУ; 

Рис. 2.2 – Содержательный микроалгоритм выполнения операции;

Рис. 2.3 – Закодированный микроалгоритм автомата Мура;

Рис. 2.4 – Граф автомата Мура;

Рис. 2.5 – Временная диаграмма работы автомата;

 

ПРОЕКТИРОВАНИЕ  СУММАТОРОВ НА ПОТЕНЦИАЛЬНЫХ  ЭЛЕМЕНТАХ

     Сумматор  операционный узел, выполняющий микрооперацию  арифметического сложения (суммирования) двух чисел (слов). Суммирование n-разрядных чисел сводится к выполнению поразрядных операций:

                         S_i = x_i + y_i + z_i ,

                        P_i = 0

                         S_i = x_i + y_i + z_i ,

                        P_i =1

     где   S_i – значение суммы в i-м разряде;

     z_i – перенос из младшего разряда;

     P_i – перенос в старший разряд;

     k – основание системы счисления;

     x_i , y_i {0,1,…,k-1} – поразрядные значения слагаемых.

       
 
 
 

Полный  одноразрядный сумматор

     Одноразрядным сумматором называют переключательную схему, которая по разрядным значениям слагаемых x_i  , y_i и по значению переноса P_i-1 из младшего разряда формирует значение разрядной суммы S_i и перенос в старший разряд P_i.

     МДНФ  функций S_i и P_i имеет вид

      ;    (1.1)

      .                        (1.2)

     Таблица истинности комбинационного сумматора:

таблица 1.1
xi	yi	Pi-1	Si	Pi
0	0	0	0	0
0	0	1	1	0
0	1	0	1	0
0	1	1	0	1
1	0	0	1	0
1	0	1	0	1
1	1	0	0	1
1	1	1	1	1

 

Полный  одноразрядный сумматор часто строится из двух полусумматоров.

     

Преобразуем 1.3 к виду удобному для схемной реализации:

     

     С помощью системы операторных  форм 1.4 была получена  функциональная схема полного одноразрядного сумматора на элемента 2И-НЕ (см. приложение: «Полный одноразрядный  сумматор» – схема/спецификация).

     Для оценки затрат оборудования применяется  оценка сложности по Квайну, определяемая числом входов всех элементов схемы.

     Оценим  сложность по Квайну цепей выработки переноса Q_p и выработки суммы Q_s, а также общую сложность одноразрядного сумматора (Q_sm=Q_p+Q_s). Цепь выработки переноса состоит из 6 логических элементов 2И-НЕ, а цепь выработки суммы из 7 логических элементов 2И-НЕ, поэтому:

      Q_s = 12, Q_p = 14, Q_sm = 26.

     Быстродействие  определим как максимальное время  задержки при выработке выходных сигналов.

     Перенос и сумма в данной схеме будут  вырабатываться в разные моменты времени (перенос опережает сумму):

• время выработки переноса t_p = 4t ;
• время выработки суммы t_s = 5t ;

     Таким образом быстродействие сумматора  равно  5t, где t  – задержка логического элемента К155ЛА3.

       Общее количество задействованных элементов 2И-НЕ равно 10 штук. 

Комбинационный двоично-десятичный сумматор (ДДС)

     Проектируемый ДДС должен работать  на  двоично-десятичном коде (ДДК) 7,4,2,1.

     Так как  исходный ДДК не обладает свойством  аддитивности, то на первом шаге проектирования необходимо построить схему преобразования данного кода в аддитивный ДДК (8,4,2,1 +1) – таблица 1.2.

     На  втором шаге проектирования складываем ДДК десятичных цифр по правилам двоичной арифметики.