Система обработки данных (ЦАП на ПЛИС)

Содержание

Введение

Анализ исходных данных

Разработка структурной схемы системы

Выбор и обоснование не указанных в задании элементов

Анализ временных параметров системы

Разработка файла конфигурации системы (на AHDL)

Моделирование цифровой части системы

Разработка принципиальной схемы

Разработка печатной платы

Заключение

Список литературы

Приложение 1

Приложение 2

Введение

Развитие электроники и автоматики привело к значительному расширению области применения интегральных схем различной степени интеграции. Сегодня многие сложные узлы радиоэлектронной аппаратуры, такие как отдельные блоки вычислительных машин и систем управления строятся с применением методов интегральной схемотехники. Это связано, главным образом, со значительным превосходством интегральных схем над их дискретными аналогами в области столь важных характеристик как быстродействие, надежность и компактность. Особенно активное развитие в последнее время получили программируемые логические интегральные схемы (далее ПЛИС), к числу основных преимуществ которых относится возможность выбора режима работы и настройки схемы на выполнение конкретных функций после ее производства, что значительно расширяет диапазон возможного применения устройств на базе данных схем.

Таким образом, схемы программируемой логики заняли промежуточный уровень между микроконтроллерами и логическими интегральными схемами серии 74, превосходя по ряду параметров и те и другие. ПЛИС обладают большим, нежели микроконтроллеры, быстродействием, более компактны и надежны, а возможность настройки позволяет им решать задачи, недоступные для БИС. Кроме того, современное программное обеспечение позволяет специалистам в короткие сроки создавать на базе ПЛИС устройства сложной архитектуры, например МАХ+2 компании ALTERA.

В данной расчетно-графической работе на основе ПЛИС была реализована система обработки данных.

Анализ исходных данных

В задании требуется спроектировать цифровой генератор сигналов на 2 независимых канала на двухканальном ЦАП AD9763 с максимальной частотой преобразования 125МГц с помощью ПЛИС EP1K30 в корпусе TQFP144. Через интерфейс RS485 в ПЛИС со скоростью 200kb/sec будут записываться данные (512 слов на канал), а затем считываться с заданными частотами (/8,/16,/32,/64,/128).

Рис. 1 Функциональная схема и технические характеристики ЦАП AD9763

Таблица 1 Технические характеристики ПЛИС EP1K30

Разработка структурной схемы системы

Согласно техническому заданию ПЛИС принимает через интерфейс данные, записывает их во внутреннее ОЗУ. Затем выдает их на ЦАП по выбранной частоте, которая формируется из тактовой частоты генератора.

EP1K30

Рис 2. Структурная схема

Выбор и обоснование не указанных в задании элементов

Т.к. интерфейс RS-485 предполагает дифференциальную передачу сигналов, из неуказанных в задании элементов присутствует микросхема MAX485, преобразующая логические уровни сигнала.

Рис. 3 Микросхема MAX 485

Расчет памяти, требуемой для хранения 1024 отсчетов по 5 бит, показал, что внешних ОЗУ не требуется.

Анализ временных параметров системы

По техническому заданию частота считывания данных из ОЗУ равна максимальной частоте преобразования ЦАП (125МГц) деленной на заданные коэффициенты.

Таблица 2 Временные параметры системы

Скорость интерфейса 200kbit/s равна частоте 200КГц. Период равен 5мкс.

При программировании ПЛИС возможны появление критических временных соотношений, сбой и набеги сигналов. В тех случаях, когда это влияет на правильность работы системы, были использованы задержки нужной длительности.

Разработка файла конфигурации системы (на AHDL)

Для моделирования системы в среде MAX+plusII необходимо разработать файл конфигурации на языке AHDL. В него войдут такие мега-функции, как:

lpm_counter – счетчик, необходимый для деления частоты, счета номеров адресов и для формирования сигнала переполнения адреса в памяти.

lpm_decoder – для создания демультиплексоров.

lpm_shiftreg – для преобразования параллельного кода в последовательный.

busmux – для реализации функции мультиплексора, для передачи данных на выход интерфейса.

lpm_ram_dq – внутреннее ОЗУ.

Также будут использованы примитивы триггера DFF и DFFE. В секции Variable будут прописаны сигналы, которые используются только ПЛИС, в виде  внутренних узлов (node).

Главный файл конфигурации разбит на блоки (include-файлы), описывающие отдельные функции, выполняемые ПЛИС.

Текст программы для ПЛИС содержится в приложении 1.

Программа была упакована после компиляции в микросхему семейства ACEX 1K 

EP1K30 TQFP144.

Моделирование цифровой части системы

Делитель частоты.

Рис.4 Схема делителя частоты

Рис. 5 Моделирование делителя частоты.

Из рис.5 видно, что период тактового сигнала равен 4.992 мкс, т.е. частота равна 200,321КГц. Отклонение 321Гц входит в допускаемые ±5%.

Интерфейс.

Рис.6 Схема интерфейса.

Рис. 7 Моделирование интерфейса.

Интерфейс состоит из регистра сдвига, счетчика и набора триггеров. Последовательные данные превращаются в параллельную 7-разрядную шину данных (5 бит-посылка + старт-бит + стоп-бит). При этом старт-бит и стоп-бит постоянно являются 6-м и 5-м разрядом в шине данных.

Общая схема системы обработки данных.

Т.к. моделирование остальных частей по-отдельности затруднительно, приведена общая схема системы обработки данных и ее моделирование.

Для удобства моделирования был изменен параметр LPM_MODULUS нескольких счетчиков для уменьшения количества записываемых посылок. Т.к. моделирование 512 посылок на канал, заданных вручную, со скоростью интерфейса 200kbit/sec идет крайне долго. В прилагаемом тексте программы все изменения исправлены.

Рис.8 Общая схема системы обработки данных.

Рис.9 Моделирование системы обработки данных. Запись.

Рис.10 Моделирование системы обработки данных. Переключение каналов.

Рис.10 Моделирование системы обработки данных. Чтение.

Разработка принципиальной схемы

Схема электрическая разрабатывалась в САПР OrCAD 9.2. Компоненты, используемые в схеме были созданы вручную, т.к. требуемые элементы в стандартных библиотеках отсутствуют.

Схема электрическая принципиальная приведена в приложении 2.

Разработка печатной платы

Печатная плата разрабатывалась в САПР PCAD 2004. На рис. 11 показана топология печатной платы системы обработки данных.

Слой один, ширина проводников 0.3мм, минимальное расстояние между проводниками 0.2 мм.

Рис.11 Топология печатной платы системы обработки данных

.

Заключение

В результате проектирования системы обработки данных были достигнуты следующие наиболее важные характеристики:

- максимальная производительность системы (с учетом элементов, указанных в задании);

- минимальное количество элементов, а, следовательно, простота и надежность разрабатываемой системы;

- простота в использовании интерфейса системы.

Также были выбранны элементы, не указанные в задании.

При проектировании системы были решены основные задачи, поставленные согласно техническому заданию, а именно:

- Анализ характеристик и параметров, необходимых для реализации системы;

- Разработка структурной схемы;

- Анализ принятых решений построения системы;

- Моделирование разработанной системы;

- Разработка принципиальной схемы и печатной платы системы.

Список литературы

1. Техническая документация Altera.

2. Техническая документация Analog Devices.

3. Техническая документация Maxim.

4. Конспект лукций по курсу “Основы микропроцессорной техники”

5. Гук М. Аппаратные интерфейсы ПК. Энциклопедия. — СПб.: Питер, 2002. — 528 с.: ил.

Приложение 1

Исходный текст файла конфигурации

include "del200KHz.inc";

include "interface_pack.inc";

include "write_pack.inc";

include "read_pack.inc";

include "busmux.inc";

include "lpm_ram_dq";

subdesign rgz

(

clk_125MHz:input;

SEL1[2..0],SEL2[2..0]:input;

serial_data:input;

clock_200KHz:output;

ADDRESS_1RAM[8..0],ADDRESS_2RAM[8..0]:output;

OUT_1RAM[4..0],OUT_2RAM[4..0]:output;

we[1..0]:output;

)

variable

clock_200KHz:node;

MODE_write,MODE_read:node;

cout_main:node;

we[1..0]:node;

DATA_RAM[6..0]:node;

1ADR_write[8..0],2ADR_write[8..0]:node;

1ADR_read[8..0],2ADR_read[8..0]:node;

ADDRESS_1RAM[8..0],ADDRESS_2RAM[8..0]:node;

begin

--блок делителя частоты для интерфейса

clock_200KHz=del200KHz(clk_125MHz);

--блок интерфейса

(DATA_RAM[],cout_main)=interface_pack(.serial_data=serial_data,.clock_interface=clock_200KHz,.ena_dff=MODE_write)

RETURNS(.DATA_RAM[],.cout);

--блок записи в ОЗУ

(we[],1ADR_write[],2ADR_write[],MODE_read,MODE_write)=write_pack(.cout_main=cout_main,.clock_interface=clock_200KHz)

RETURNS (.we[],.1ADDRESS[],.2ADDRESS[],.ENABLE,.N_ENABLE);

--блок чтения из ОЗУ

(1ADR_read[],2ADR_read[])=read_pack(.gener_125M=clk_125MHz,.SELECT1[]=SEL1[],.SELECT2[]=SEL2[],.enable=MODE_read)

RETURNS (.RAM_ADD1[],.RAM_ADD2[]);

-- шинные мультиплексоры переключающие режимы с записи на чтение

ADDRESS_1RAM[]=busmux(.dataa[]=1ADR_write[],.datab[]=1ADR_read[],.sel=MODE_read)

WITH(WIDTH=9) RETURNS(.result[]);

ADDRESS_2RAM[]=busmux(.dataa[]=2ADR_write[],.datab[]=2ADR_read[],.sel=MODE_read)

WITH(WIDTH=9) RETURNS(.result[]);

--ОЗУ1

OUT_1RAM[4..0]=lpm_ram_dq(.data[]=DATA_RAM[4..0],.address[]=ADDRESS_1RAM[],.we=we0)

WITH (LPM_WIDTH=5,LPM_WIDTHAD=9,LPM_ADDRESS_CONTROL="UNREGISTERED", LPM_INDATA="UNREGISTERED",LPM_OUTDATA="UNREGISTERED")

RETURNS(.q[]);

--ОЗУ2

OUT_2RAM[4..0]=lpm_ram_dq(.data[]=DATA_RAM[4..0],.address[]=ADDRESS_2RAM[],.we=we1)

WITH (LPM_WIDTH=5,LPM_WIDTHAD=9,LPM_ADDRESS_CONTROL="UNREGISTERED", LPM_INDATA="UNREGISTERED",LPM_OUTDATA="UNREGISTERED")

RETURNS(.q[]);