Проверка ОЗУ объемом до 32 кбайт с использованием алгоритма проверки «бегущий 0»

После поступления девятого тактового импульса на выходе «>8»  счетчика 1-8 сформируется сигнал высокого уровня, который разрешит прохождение  текущего положительного полупериода  на счетный вход формирователя адреса ячейки и сбросит в исходное значение счетчик 1-8. Тем самым обеспечивается получение адреса следующей ячейки ОЗУ. Следовательно, очередной цикл проверки будет выполнен для ячейки с адресом 1.

Как только будет обнаружено несоответствие записанных и считанных  данных на выходе А=В схемы сравнения  сформируется сигнал низкого уровня и запретит прохождение тактовых импульсов как для формирователя адреса ячейки, так и для счетчика 1-8. После чего, несмотря на работу ГТИ дальнейшее увеличение адреса производиться не будет и на выходах формирователя адреса зафиксируется адрес ячейки с неисправным разрядом.

2 Разработка функциональной схемы

В соответствии с разработанной  структурной схемой строится электрическая  функциональная схема, приведенная на рисунке в приложении Б.

Представленный в структуре  устройства формирователь адреса ячейки функционально представляет собой 15-ти разрядный счетчик прямого  счета с установкой в ноль. Формирователь  проверочного кода функционально должен быть разделен на два независимых  регистра – регистр исходного кода с временем работы менее длительности активного полупериода тактового сигнала и регистр формирования очередной проверочной комбинации. Регистр исходного кода необходим для первоначальной записи в регистр формирования проверочной комбинации первого проверочного кода 01111111, после чего он должен отключиться, чтобы не допустить наложения исходных данных и сформированного очередного проверочного кода. Регистр же формирования проверочной комбинации должен обеспечивать сдвиг своего содержимого на один разряд вправо с переносом восьмого разряда в первый. Его выходы, как и у структурного формирователя проверочного кода должны быть активны только на время записи данных в ОЗУ, то есть на время активного полупериода тактового сигнала. Структурный хранитель кода проверки функционально является регистром с записью данных по высокому уровню сигнала.

Принцип работы функциональной схемы  устройства.

Внешний сигнал «Старт» запускает  работу генератора тактовых импульсов (ГТИ), сбрасывает состояние счетчика адреса (СчАдреса) в ноль и записывает в регистр исходных данных (РгИсх) код с нулем в первом разряде байта. Выходы РгИсх будут активны только на время длительности этого сигнала. Синхроимпульс, вырабатываемый ГТИ, поступает на синхровход счетчика 1-8, который обеспечивает пропуск восьми тактовых импульсов СчАдреса, так как выход «перенос» счетчика 1-8 поступает на один из входов разрешающего элемента И. Поступление тактовых импульсов на вход счетчика 1-8 возможно лишь в том случае, если проверка очередной комбинации прошла удачно.

Кроме выхода «перенос» счетчика 1-8 на элемент И поступают сигнал «перенос» СчАдреса и выход схемы  сравнения. То есть, тактовый импульс  поступит на вход СчАдреса только в  том случае, если есть перенос в  счетчике 1-8, то есть достигнуто максимальное значение – пропущены восемь импульсов, нет переноса в СчАдреса, то есть не достигнуто максимальное значение и некоторые из ячеек ОЗУ еще не проверены, и результат сравнения положителен, то есть оба поступивших на схему сравнения кода одинаковые.

Выходы СчАдреса поступают на адресные входы ОЗУ. Команда чтения или  записи определяется потенциалом тактового  импульса. При его единичном значении (активный полупериод) происходит запись, при нулевом (пассивный полупериод) – чтение. Кроме того, выходы СчАдреса поступают на входы схемы индикации, которая отображает адрес ячейки, проверка которой ведется на данный момент. При прекращении изменения содержимого СчАдреса на входах схемы индикации зафиксируется номер ячейки, в которой обнаружена не норма проверки.

Данные для записи формирует  регистр РгПров. Для этого в него вначале записывается содержимое РгИсх, а затем, при каждом тактовом импульсе за счет соединения выхода 1 к входу 2, выхода 2 к входу 3, и т.д., выхода 8 к входу 1, будет получена последовательность кодов, сдвинутых друг относительно друга на разряд вправо. При достижении нулем крайней правой позиции он затем сдвигается в крайнюю левую. Синхроимпульсы подаются на вход регистра с выхода ГТИ, а данные на его выходе будут присутствовать только в то время, когда тактовый импульс находится в активном полупериоде. При его переходе к пассивному полупериоду выходы РгПров заблокируются. Это необходимо для того, чтобы не было наложения данных с выходов ОЗУ и РгПров, так как ОЗУ по низкому уровню тактового сигнала производит чтение данных и их выдачу со своих выходов. Одновременно с записью в ОЗУ тестовая комбинация записывается в регистр хранения записанного кода РгЗп, с выхода которого код подается на один из входов схемы сравнения, а на второй ее вход подается код с выходов ОЗУ. Таким образом,  во время полупериода с низким уровнем тактового импульса будет произведено сравнение записанной и считанной информации. На основании этого и будет сформирован результат сравнения и проверки очередной ячейки ОЗУ.

Сигнал «исправно» будет активен все то время, пока не будет выявлена ошибка данных, то есть до тех пор, пока сравниваемые комбинации данных равны. Он останется активен и после того, как будет проверена последняя ячейка памяти. Сигнал «Неисправен» станет активным в том случае, когда записанные и считанные данные будут не равны, при этом схема индикации будет отображать последний проверяемый адрес – адрес с ячейкой ОЗУ не прошедшей проверку.

На временных диаграммах рассмотрено  начало работы устройства проверки микросхем ОЗУ. Работа начинается с подачи сигнала «Старт». Этот сигнал запускает работу ГТИ, записывает на входы РгИсх код 01111111 и разрешает выдачу данных с его выходов на все время своей длительности. По положительному перепаду тактового импульса исходный код записывается в РгПров, после чего по положительному перепаду тактового импульса происходит его сдвиг. Выходы РгПров активны только на время высокого уровня тактового импульса, при низком уровне тактового импульса выходы РгПров переходят в состояние высокого импеданса. Запись в РгЗп происходит во время высокого уровня тактового импульса. Запись в ОЗУ производится во время высокого уровня тактового импульса – записываются данные с выхода РгПров. Чтение данных из ОЗУ происходит во время низкого уровня тактового импульса. В это время выходы РгПров находятся в состоянии высокого импеданса, то есть ни разомкнуты с линиями связи, запись в РгЗп уже не происходит. Поэтому на схему сравнения поступают независимые данные – исходные данные, записанные с выходов РгПров и сохраненные в РгЗп и считанные из ОЗУ записанные ранее данные.

 
 
 
 
 
3 Разработка электрической принципиальной  схемы

На основании разработанной  и описанной ранее функциональной схемы строится электрическая принципиальная схема устройства, приведенная на рисунке 3.1.

Имеющаяся линейка статических  ОЗУ имеет достаточно малую емкость (до 4кбит), то есть имеют только 12 адресных линий. По условию задачи требуется  тестировать ОЗУ емкостью 128кбайт. Что бы минимизировать количество недостающих  адресных линий примем организацию тестируемого ОЗУ 64к х 16 (16 адресных линий и 16 линий данных). Соответственно в схеме будет установлено 256 микросхем ОЗУ организацией 4к х 1.

Работа схемы начинается с нажатия на кнопку SB1, которая по нажатию сбрасывает D-триггер DD2 и сбрасывает составной счетчик DD5-DD8, а по отпусканию запускает генератор, состоящий из двух мультивибраторов DD1.1-DD1.2, подачей заднего фронта сигнала на инвертирующий вход А DD1.1. Мультивибратор DD1.1 соединен цепью обратной связи с мультивибратором DD1.2 таким образом, что перепад сигнала из высокого уровня в низкий на его прямом выходе вызывает начало импульса на DD1.2 и обратно. Длительность одного периода тактового импульса должна быть достаточной для того, чтобы успели сработать счетчики и была проведена запись в ОЗУ (запись длиться больше чтения). Время записи в ОЗУ составляет 300нс, время срабатывания счетчика 18нс, соответственно длительность одного полупериода должна быть не менее 320нс. С допуском примем длительность полупериода в 0,7мкс. Времязадающие RC-цепи мультивибраторов рассчитываются по формуле

t = 0,7 *R*C  (1.1)

В соответствии с (1.1) RC=1мкс. Выбираем R=10 кОм, С=100 пФ. Следовательно R1=R2=10кОм, С1=С2=100пФ.

Тактовые импульсы через  разрешающую схему DD4.1 поступают на синхровходы составного счетчика DD5-DD8, представляющего собой 16-ти разрядный счетчик адреса ячейки. Этот же синхроимпульс через схему разрешения DD4.2 сбрасывает счетчик проверок DD9.1. Как только счетчик DD9.1 сброшен, схема разрешения прохождения тактового сигнала на составной счетчик запирается, так же запирается схема разрешения сброса счетчика проверок. Этот же синхросигнал записывает в D-триггер сигнал с его инверсного выхода. Таким подключением обеспечивается чередование на его прямом выходе сигналов высокого и низкого уровней. Прямой выход D-триггера поступает на информационные входы нечетных микросхем памяти DD11-DD266, инверсный – на входы четных микросхем.

Выборка активного ряда микросхем формируется сигналом с выхода дешифратора DD10, на входы которого поступают старшие четыре разряда адреса. Младшие же разряды поступают непосредственно на адресные входы микросхем ОЗУ. Синхронизация работы дешифратора производится с инверсного выхода одновибратора DD1.1.

Определение выполняемой  ОЗУ операции (чтение или запись) определяется с инверсного выхода одновибратора DD1.2, состояние которого совпадает с основным синхроимпульсом с прямого выхода D1.1, но отстает от него по времени. Это необходимо для того, чтобы дать возможность дешифратору произвести выборку активного ряда микросхем ОЗУ и возможность ОЗУ произвести выборку адреса. По высокому уровню сигнала в ОЗУ производится запись данные, по низкому – чтение.

После окончания полупериода  с высоким уровнем сигнала  начинается полупериод с низким уровнем сигнала. Ячейки ряда ОЗУ уже выбраны, поэтому производится их чтение. Выходы четных микросхем поступают на обобщающий элемент DD268, четные – на элемент DD267. На выходе этого элемента будет сигнал низкого уровня только в том случае, когда на всех входах сигнал высокого уровня. То есть ноль на выходе будет только тогда, когда все считанные ячейки содержат единицы. Результат операция совместно с сигналом с соответствующего выхода D-триггера поступает на схемы анализа DD269.1 и DD269.2 соответственно. На выходе этих элементов будет единица только в том случае, если на входе оба сигнала нулевые, то есть ячейка не прошла проверку. Результат проверки ячейки памяти формируется на обобщающем элементе ИЛИ DD270.1, единица на выходе которого будет только тогда, когда ячейка по одному из тактов проверки не прошла проверку. Это состояния следующим синхроимпульсом зафиксируется в D-триггере DD2, инверсный выход является разрешающим для прохождения синхроимпульса на вход составного счетчика, а прямой поступает на диод VD1 индикатора «не норма».

Если ячейка проверку не прошла, то счет останавливается, а  на светодиодах VD3-VD18 будет индицироваться адрес неисправной ячейки.

Если все ячейки памяти прошли проверку, то прохождение синхроимпульсов  на составной счетчик запрещается и загорается светодиод VD2 индикатор «норма».

4 Расчет потребляемой  мощности, построение временных  диаграмм

Пример работы устройства в целом и его отдельных  блоков приведен на временной диаграмме (приложение В). Рассмотрен случай, когда  во 2 ячейке (адрес 00…001) тестируемого ОЗУ обнаружена ошибка при записи единиц в нечетные разряды.

Мощность, потребляемая устройством, составит сумму потребления  мощностей всех микросхем, использованных при построении устройства.

ОЗУ представлено микросхемой  КР537РУ2А, потребляемая мощность 0,29мВт, время записи 300нс. В схеме использовано 256 микросхем.

Дешифратор 4-16 реализован микросхемой КР1533ИД3 с потребляемой мощностью 175мВт и временем задержки 30нс. В схеме 1 микросхема.

D-триггер реализован микросхемой КР1533ТМ8 с потребляемой мощностью 70мВт и временем задержки 23нс. В схеме 1 микросхема.

Логика управления реализована  элементами:

• 8И-НЕ, представлено микросхемой КР1533ЛА2 с потребляемой мощностью 55мВт и временем задержки 12нс. В схеме 2 микросхемы;
• 2 элемента 4И, представлено микросхемой КР1533ЛИ6 с потребляемой мощностью 10мВт и временем задержки 26нс. В схеме 1 микросхема;
• 6 элементов НЕ, представлено микросхемой КР1533ЛН1 с потребляемой мощностью 20мВт и временем задержки 11нс. В схеме 1 микросхема;
• 4 элемента 2ИЛИ-НЕ, представлено микросхемой КР1533ЛЕ1 с потребляемой мощностью 20мВт и временем задержки 14нс. В схеме 1 микросхема;
• 4 элемента 2ИЛИ, представлено микросхемой КР1533ЛЛ1 с потребляемой мощностью 20мВт и временем задержки 12нс. В схеме 1 микросхема.

Двоичный счетчик реализован микросхемой КР1533ИЕ19 с потребляемой мощностью 12мВт и временем задержки 18нс. В схеме 1 микросхема.

Составной двоичный счетчик  реализован микросхемой КР1533ИЕ13 с  потребляемой мощностью 90мВт и временем задержки 18нс. В схеме 2 микросхемы.

Генератор реализован микросхемой  К1533АГ3 с потребляемой мощностью 100мВт. В схеме использована 1 микросхема.

Таким образом, потребляемая мощность составит

Рпотр = 256*0,29+175+70+55*2+10+20+20+20+12+2*90+100 = 791,24 мВт.